球王会官方Virtex5高性能FPGA的脉冲激光测距体系

　　传统激光脉冲时刻测距体系常选用模仿电路阈值检测完结时刻辨别。这种办法比较简略，但受脉冲幅度改变的影响较大，且对信噪比要求很高。当信噪比很低时，则无法完结测距功用。因此不必门控电路操控脉冲计数，而直接使用高速数据收集器材及核算机进行数据收集和处理，能够获得很多的回波信息。面临高速率的传输数据，高性能

　　在此仅评论脉冲体系的激光雷达。作为一种非相干激光雷达，它选用的是脉冲法测距，即使用脉冲激光器发射一个或一列很窄的激光脉冲，经过丈量回波与发射主波之间的脉冲延迟时刻来丈量间隔(即丈量飞翔时刻法)。在灵敏度满意和不发生测距含糊的情况下，其最大丈量间隔为：

　　式中：c是光速；Tr是激光往复于发射器和方针之间的传达时刻，这儿等于发射脉冲的重复周期；fc是激光发射脉冲的重复频率，用于确认回波脉冲是否抵达的同步标志则决议了测距的准确度。关于使用计数脉冲核算光脉冲传达时刻，其传达时刻为：T=Tc·N=N/fc (2)

　　式中：N为传达时刻内计数脉冲个数；Tc为计数器时钟周期；fc为计数器时钟频率。其方针间隔为：R=cN/2fc (3)

　　由式(3)可知，fc越大，丈量间隔R精度越小。因此脉冲激光测距法的测距精度与计数脉冲时钟频率成反比，即时钟频率越高，测距精度也越高。

　　AT84AS004是由1：4的DMUX组成的10位2 Gs／s模数转化器，适用于满意榜首或第二奈奎斯特采样规律的宽带信号的数字化。当它作业在2 Gs/s时，满意奈奎斯特榜首规律会有7．8位的有用位和一55 dB的SFDR；满意奎斯特第二规律会有7．5位的有用位和54 dB的SFDR。1：4的多路数字信号输出是与LVDS逻辑兼容的，与规范的DSP和FPGA接口匹配，AT84AS004作业在2 Gs／s。因为A/D转化器AT84AS004集成度较高，模块规划相对简略。前端与运放选用差分输入办法，后端与FPGA内的4个双口RAM对应衔接。采样速率为1 GHz，数据输出选用1：4并行形式，输出数据率为250 MHz,输入时钟和数据输出时钟类型可别离设置为CLK／2和DR/2，设置办法如图1所示。PCB规划可参阅AT84A—S004一EB数据手册。

　　FPGA的选型首要依据高速和RAM资源丰富考虑目。因为XCL5VLX50的内核可作业在550MHz时钟吓，一起内部具有挨近2 Mbit的RAM存储空间，能很好满意前端高速A／D数据收集和存储接口规划，一起也能满意高速数据吞吐率的要求。

　　体系由高速运放、高速A/D转化器、低通滤波器、堆集均匀等功用模块组成。其间，低通滤波器可经过FPGA硬件完结，堆集均匀等功用模块可由高性能DSP组成。一起还需求有高速、高性能的FPGA构成MD转化器与FPGA和FPGA与DSP之间的高速数据接口。其信号流程是模仿信号首要经过运放AD8352差分扩大送入AT84AS004内，输出分A，B，C,D 4个端口。当采样率为1 GHz时，选用同步输出形式的数据输出频率可到达125 MHz，再在FPGA内做相应处理，依据采样同步信号构成数据帧，别离送入TS一201的链路口L0~L3和总线l片内RAM中并进行相关运算，然后经过链路口送入第2片TS一201中进行其他数据运算，数据成果经过与DSP相连的CY7C68013转化为USB协议数据或串口数据传到上位机。上位机软件选用VC言语，规划软件可辨认USB接口，将间隔数据读出并实时显现。A／D变换器时钟由AD9516发生，输入体系时钟或板上晶体振荡器时钟。图2所示为体系规划框图。

　　FPGA内部要求完结同步接纳前端A/D收集的数据，并将数据进行低通滤波处理后转化为TS201链路口形式数据和总线形式数据，一起还要求模仿规划SPI端口完结时钟器材AD9516的初始化装备。与前端A／D接口规划选用4路同步锁存形式，同步接纳时钟为125 MHz，上下沿触发，每路数据位宽为10 bit，将每路低位补零处理后拼成64 bit数据，各接口规划如图3所示。

　　为了能对激光窄脉冲实时采样，要求采样率达1 GHz。该计划选用E2V公司的高速A／D转化器AT84AS一004，其最高采样率可达2 GHz，提高了体系的晋级才能，一起因为该器材具有多路转化功用，因此可大大下降数据传输速率，为体系硬件规划供给了条件。

　　因为A／D采样位宽为10位，当采样率为1 GHz时，其数据传输速率为10 Gbit／s，故对体系的吞吐才能提出了应战。体系的吞吐才能彻底取决于高性能ADSP TS201的链路口与总线 MHz时，链路口时钟作业在350 MHz时，总吞吐才能为13．52 Gbit／s，彻底能够满意当时体系数据吞吐才能要求。而当采样率为1 GHz。体系采样时刻为10μs，采样周期为1 ms时，能够在FPGA内部规划双口RAM，其缓存空间最大需求100 Kbit，而独自总线 Mbit，链路口可作为体系晋级为2 GHz采样率时备用。

　　因为测距精度与计数脉冲频率成反比，当计数脉冲频率为500 MHz时，其抱负情况下的最小测距精度可达0．3 m。

　　在给定测距范围内，测距体系无非寻求两个重要目标：一是测距精度，二是实时性。当选用高性能FPGA作为激光窄脉冲处理中心结构后，体系在这两个目标上都具有软件处理上无可代替的硬性目标。